C8051F380/1/2/3/4/5/6/7/C
Each time a capture event is received, the contents of the Timer 2 registers (TMR2H:TMR2L) are latched
into the Timer 2 Reload registers (TMR2RLH:TMR2RLL). A Timer 2 interrupt is generated if enabled.
TMR2CN
T
F
2
H
T
F
2
L
T T T T T T
F 2 2 R 2 2
2 C S 2 C X
L E P S C
E L S L
N I K
T
CKCON
T T T T T T S S
3 3 2 2 1 0 C C
M M M M M M A A
H L H L
1 0
SYSCLK / 12
0
TL2
To SMBus
External Clock / 8
1
0
TR2
TCLK
Overflow
TMR2L
TMR2H
To ADC,
SMBus
SYSCLK
1
USB Start-of-Frame (SOF)
0
Capture
TMR2RLL TMR2RLH
Low-Frequency Oscillator
Falling Edge
1
T2CSS
Enable
Interrupt
Figure 26.6. Timer 2 Capture Mode (T2SPLIT = 0)
When T2SPLIT = 1, the Timer 2 registers (TMR2H and TMR2L) act as two 8-bit counters. Each counter
counts up independently and overflows from 0xFF to 0x00. Each time a capture event is received, the con-
tents of the Timer 2 registers are latched into the Timer 2 Reload registers (TMR2RLH and TMR2RLL). A
Timer 2 interrupt is generated if enabled.
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Rev. 1.4
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